MoriLab.
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MoriLab.内検索 / 「inside」で検索した結果

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  • 言語/verilog/リファレンス/inside
    メンバシップ演算子 inside メンバシップ演算子 inside概要分類や特徴 存在意義、使いどころ ネガティブな要素 例基本 集合に信号を使う 配列に含まれるかどうかを評価する ?によるドントケア表現 概要 分類や特徴 演算子。 条件式に使います。真/偽を返します。 論理合成も出来るらしいが、右辺がリテラル値でないと厳しいとか。 存在意義、使いどころ ソースの可読性up ネガティブな要素 使っている人があまりいない 論理合成に不安 例 基本 if( num inside {8 h00,8 h01,0 h02} ) numが8 h00～8 h02の時真、それ以外で偽。以下と等価。 if( (num==8 h00)||(num==8 h01)||(num==8 h02) ) 集合に信号を使う wire[7 0] num; reg [7 0] r_th0; r...
  • 言語/verilog/リファレンス
    BNF_1995BNF_SV31Ainsideシステム関数$display$random$readmemh__template__予約語構文__template__dist構造体 リファレンスマニュアル(LRM) BNF verilog 1995 System verilog 3.1a 演算子 inside システム関数 link_pdfプラグインはご利用いただけなくなりました。 -
  • 言語/verilog/リファレンス/予約語
    ...rst_match inside negedge pull1 scalared time void cmos endconfig for instance new pulldown sequence timeprecision wait assign config endfunction force int nmos pullup shortint timeunit wait_order automatic const endgenerate integer nor pulsestyle_ondetect shortreal tran wand before constraint forever interface noshowcancelled pulsestyle_onevent showcancelled tranif0 weak0 begin context end...
  • 言語/verilog/リファレンス/BNF_SV31A
    ...ression ) inside case_inside_item { case_inside_item } endcase case_keyword = case | casez | casex case_item = expression { , expression } statement_or_null | default [ ] statement_or_null case_pattern_item = pattern [ expression ] statement_or_null | default [ ] statement_or_null case_inside_item = open_range_list statement_or_null | default [ ] statement_or_null randca...
  • 言語/verilog/Tips/Ruby VPI/ruby-vpi_ug
    ...signments inside processes are non-blocking 2. Do not rename generated files サンプルコード 1. Using a callback for value change notification 2. An edge-triggered “always” block 3. A change-triggered (combinational) “always” block 4. Running a test with environment variables 5. Declaration of a simple up-counter with synchronous reset 6. Generating a test with specification in RSpec format 7...
  • 言語/verilog/リファレンス/BNF_1995
    source_text = description * description = module ||= UDP module = module name_of_module list_of_ports ? ; module_item * endmodule ||= macromodule name_of_module list_of_ports ? ; module_item * endmodule name_of_module = IDENTIFIER list_of_ports = ( port , port * ) port = port_expression ? ||= . name_of_port ( port_expression ? ) port_expression...
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    ...5BNF_SV31Ainsideシステム関数$display$random$readmemh予約語構文dist構造体正規表現雑学RFC3092 食事 ラーメン link_pdfプラグインはご利用いただけなくなりました。 -
  • 言語/verilog
    ...5BNF_SV31Ainsideシステム関数$display$random$readmemh__template__予約語構文__template__dist構造体 Tips $randomの罠(ネタ帳)BMPファイルの出力Ruby VPIruby-vpi_ugリファレンスVCSから波形ファイルを出力するVMM RALを使うVPI(PLI2.0)を使う__template__classを使うjoin_any,join_noneの注意点taskの引数の取得・更新タイミングカウンタキューを使った遅延バッファテキストログのカラー表示列挙型(enum)でループ動的なメモリの確保動的なメモリの確保時、同時に値をコピー平方根1汎用遅延素子汎用遅延素子2演算の精度配列をソートする(クイックソート)非同期乗換え1非同期乗換え：バス1 バグ事例 .pop_～と.sizeの併用__templ...
  • 言語/verilog/Tips/BMPファイルの出力
    BMPファイルの出力概要 動作確認 テストコード ソースコード BMPファイルの出力 概要 BMPファイルを出力するクラスです。 SystemVerilogで記述をしています。 動作確認 ツール バージョン 結果 ncverilog 06.11-s004 OK VCS-MX A-2008.09 OK テストコード 256x256のビットマップファイルを3つ出力します。 program make_bitmap; `include "bitmap_data.sv" initial begin bitmap_data bmp1,bmp2,bmp3;  bmp1=new(256,256); bmp2=new(256,256); bmp3=new(256,25...
  • 言語/雑学/RFC3092
    Etymology of "Foo" 「foo」の語源 Status of this Memo この文書の位置付け This memo provides information for the Internet community. It does not specify an Internet standard of any kind. Distribution of this memo is unlimited. この文書はインターネット共同体に情報を与える。いかなる種類のインターネッ ト標準をも決定するものではない。この文書の配布は無制限である。 Copyright Notice Copyright (C) The Internet Society (2001). All Rights Res...
  • 言語/verilog/Tips/VPI(PLI2.0)を使う
    VPI(PLI2.0)を使う概要 参考資料 ソース テストベンチ 実行方法Cver NC-Verilog VCS ModelSim Veritak メモ VPI(PLI2.0)を使う 概要 Verilogから他言語の呼び出し Verilogでは出来ないor難しいことをVPIで実装 リファレンスモデル等、Verilog以外での実装が都合良いもの 参考資料 http //www.asic-world.com/verilog/pli6.html ソース 引数の数を数えて表示する "$count_args();"のとき、引数を0個とするか1個とするか、シミュレータによって差があるようだ。 count_args.c #include "vpi_user.h" #define NULL 0L int count_args()&#...
  • DWT
    /** * dwt97.c - Fast discrete biorthogonal CDF 9/7 wavelet forward and inverse transform (lifting implementation) * * This code is provided "as is" and is given for educational purposes. * 2006 - Gregoire Pau - gregoire.pau@ebi.ac.uk */ stdio.h stdlib.h double *tempbank=0; /** * fwt97 - Forward biorthogonal 9/7 wavelet transform (lifting implementation) ...
  • 言語/verilog/Tips/join_any,join_noneの注意点
    (join_any,join_noneの注意点)概要 動作確認 テストコードパタン１ (join_any,join_noneの注意点) 概要 join_any、join_noneは検証シナリオを記述する場合に大変便利です。 ですが、実はメモリリークにつながる可能性があるため、注意が必要です。 メモリリークは小規模であれば問題になりませんが、長時間や大規模になってくるとシミュレータがメモリ不足で落ちる形になります。 これは、発生してからの追跡が難しくなりがちなので、事前に意識して押さえておくことが重要だと思います。 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 6.6d(ModelSimAE 11.0sp1) OK Cver 未確認 テストコード...
  • 言語/verilog/リファレンス/システム関数/$display
    $display 書式 $display( [フォーマット] {,[引数1]{,[引数n]}}); 説明 戻り値 例 注意 関連項目 変換指定 VCS %[フラグ][最小フィールド幅][.精度][長さ修飾子]変換指定子 ncverilog Cver ModelSim ↑嘘 エスケープシーケンス OS等に依存します。書式は以下。 (エスケープコード)(ANSI識別文字)(引数1)(引数区切り文字)...(シーケンス識別文字) エスケープコード 0x1B ANSI識別文字 0x5B("[") 引数1 数字 引数区切り文字 0x3B(";") シーケンス識別文字 引数1 引数2 処理 J 2 - 画面クリア K - - カーソル位置から行末までをクリア A n - カーソルを上にn個移動 B n - カー...
  • アプリケーション/ModelSim
    概要 基本情報 ModelSimAEは、ライセンス認証がなくなりました。 ModelSimXEは無くなりました。Xilinxは自社製シミュレータ、ISimにシフトするようです。 ModelSimPEは今後廃止され、ModelSimDEとなるようです。 ModelSim SE ModelSim PE ModelSim AE 6.4a 2009/04/20 ダウンロード Quartus II ソフトウェア バージョン 8.1とのみ使用可能 ModelSim-Altera Starter Edition 6.4a ^ ダウンロード ライセンス不要、期間限定 10,000行 ModelSim XE 6.3c 2008/03/24 ダウンロード ModelSim PE/SE/LE 6.5a 2009/05/29 ダウンロード 商用ライセンス 公式HP サポートHP ...
  • 言語/verilog/Tips/非同期乗換え：バス1
    非同期乗換え：バス1概要 動作確認 テストコード ソースコード 非同期乗換え：バス1 概要 バスの乗り換え (詳細記述予定) 動作確認 ツール バージョン 結果 ncverilog 未確認 VCS-MX 未確認 ModelSim 未確認 テストコード (記述予定) // ----------------------------------------------------------------------------// main Operation Setting// ----------------------------------------------------------------------------reg [7 0] value;initial begin wait(CHECK_...
  • 言語/verilog/リファレンス/システム関数
    システム関数 $display$random$readmemh サポート ISEサポート状況。 表示システム タスク 表示システムタスク ISE ModelSim VCS NC-Verilog $display サポート $displayb サポート $displayh サポート $displayo サポート $monitor サポート $monitorb サポート $monitorh サポート $monitoro サポート $monitoroff サポート $monitoron サポート $strobe サポート $strobeb サポート $strobeh サポート $strobeo サポート $write サポート $writeb サポート $writeh サポート $writeo サポート ファイル I/O タスク $fclose サポート $fdispl...
  • プロジェクト/terasIC DE0ボード
    terasIC DE0ボード ALTERA CycloneIII評価ボード。Digi-keyから1万円程度で購入できる。 ALTERA USB Blasterの回路が(MAX IIで)搭載されているので、JTAG書き込み用にケーブルを用意する必要がない。 ACアダプタ、USB給電のどちらでも動作可能。 スペック EP3C16F384-C6LE数 15,408 SDRAM 8MB Flash 4MB SDカードソケット配線はSPIモードのみ VGA出力抵抗分圧による4bit出力 RS-232Cコネクタ未実装。変換済みなのでコネクタだけあればよい。 PS/2 LED x10 7セグ x4 押しボタン x3 汎用端子(GPIO) 40ピンx2 詳細はDE0_User_manual_v1.1.pdfを見るとよいでしょう。
  • 言語/verilog/リファレンス/構文/dist
    dist書式 説明基本 (特記事項2) (特記事項3) 戻り値 例 注意動作確認 関連項目 dist 書式 syntax constraint_block = ... | expression dist { dist_list } ; dist_list = dist_item { , dist_item } dist_item = value_range [ dist_weight ] dist_weight = = expression | / expression dist_item = ...
  • 言語/verilog/Tips/VMM RALを使う
    VMM RALを使う概要 動作確認 SystemVerilogファイルの作成 ソースコードxxx_top.ralf ファイル2 VMM RALを使う 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 SystemVerilogファイルの作成 ralgenを使います。 % ralgen -t (トップとするシステム名) (RALファイル.ralf) (出力ファイル.sv) （確かこれでよかった筈) ソースコード xxx_top.ralf block input_selector { bytes 1; register addr_in_sel { fiel...
  • 言語/verilog/Tips/classを使う
    classを使う概要 動作確認 テストコード classを使う 概要 SystemVerilogのクラスをつかうサンプルです。 勉強用。 動作確認 ツール バージョン 結果 ncverilog 06.11-s004 OK VCS-MX 未確認 ModelSim 未確認 テストコード mapsクラスを2個生成し、値を代入します。 それぞれ個別に動作していることを確認。 program test1; class maps; local int hoge[]; local int bar []; local int size_x; local int size_y;  function new (int x,int y); this.siz...
  • 言語/verilog/Tips/汎用遅延素子
    汎用遅延素子概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 汎用遅延素子 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end   (実行結果1) ソースコード ファイル1 module delay_ctrl_en ( CLK , i_DATA, i_EN , o_DATA );   //////...
  • アプリケーション/NiosII Eclipse Platform
    概要 NiosIIのソフト側開発環境とか。 基本情報 公式HP サポートHP (バージョン) OS 2000/XP/Vista/Linux コスト フリー 日本語 OK/NG/パッチ 動作 やや重い バージョン情報 関連ツール TIPS NiosII Application and BSP from Templateに失敗する プロジェクトを作る場所にSOPC Information File(.sopcinfo) が無いと駄目。 通常はQuartusIIの合成環境の下でやると思うが、それ以外の場所でやる場合は.sopcinfoファイルをコピーしなくてはならないようだ。 QuartusII側が.sopcinfoファイルを吐きだす場所設定できればいいんだけど・・・ インストール履歴 パソコン 日付 バージョン D4 FM-V ...
  • 言語/verilog/バグ事例/.pop_～と.sizeの併用
    .pop_～と.sizeの併用概要 ソースコード間違い 修正後 .pop_～と.sizeの併用 概要 全ての配列に対して、popしながら処理をする ソースコード 間違い int data[$]; int dt; $display("## push random number"); repeat(10)data.push_back($random); for(int i=0;i data.size();i++)begin dt=data[i]; $display("%0d) data=%0d",i,dt); end   $display(&...
  • 言語/verilog/Tips/カウンタ
    (タイトル)概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 (タイトル) 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） カウンタの使われ方によってはカウンタをM系列の周期性を利用する回路にしちゃうと か。 条件がさっぱり意味不明になってコードの読みやすさは最悪かもしれないけど、軽いか も。 【エッジ検出】 下段の立ち下がりエッジ検出で反転、それ以外でホールド。 でもこれだとクリティカルパスが改善されてない気がするので、だめか？ ALL1からALL0にいく瞬間がクリティカルパスな筈 ...
  • 言語/verilog/Tips/平方根1
    平方根1概要 動作確認 テストコード ソースコード 平方根1 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 ncverilog 未確認 VCS-MX 未確認 ModelSim 未確認 テストコード (記述予定) initial begin wait(CHECK_START);  DAT = #DLY 9; REQ = #DLY 1; repeat( 1)@(posedge CLK); REQ = #DLY 0; repeat(20)@(posedge CLK);  DAT = #DLY 16; REQ = #DLY 1; repeat( 1)@(posedge CLK&...
  • 言語/verilog/Tips/汎用遅延素子2
    汎用遅延素子2概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 汎用遅延素子2 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end   (実行結果1) ソースコード ファイル1 module pulse_delay ( CLK , RST_X , i_SIN , o_SOUT ); ///////////////////...
  • 言語/verilog/Tips/キューを使った遅延バッファ
    キューを使った遅延バッファ代入に遅延を入れる(Verilog) キューを使った遅延バッファ(SystemVerilog) キューを使った遅延バッファ 代入に遅延を入れる(Verilog) initial begin forever begin fork o_DATA_R = #400 i_DATA_R; join @(posedge CLK_SYS); end end  #400ってどうよ？→パラメータ記述にすれば多少はマシに verilogで使えるのはやっぱりうれしい キューを使った遅延バッファ(SystemVerilog) input wire signed [15 0] i_DATA_R ; input wire signed [15 0] i_DATA...
  • プラグイン/ニュース
    ニュース @wikiのwikiモードでは #news(興味のある単語) と入力することで、あるキーワードに関連するニュース一覧を表示することができます 詳しくはこちらをご覧ください。 ＝＞http //atwiki.jp/guide/17_174_ja.html たとえば、#news(wiki)と入力すると以下のように表示されます。 ドラゴンクエストけしケシ攻略Wiki - Gamerch(ゲーマチ) 【ダンカグ】エンブレムとは？カードの違いと入手方法まとめ【東方ダンマクカグラ】 - AppMedia(アップメディア) 【グランサガ】リセマラ当たりランキング - グランサガ攻略wiki - Gamerch(ゲーマチ) SlackからWikiへ！シームレスな文章作成・共有が可能な「GROWIBot」リリース - アットプレス（プレスリリース） 【ウマ...
  • 言語/verilog/リファレンス/システム関数/__template__
    $(関数名) 書式 説明 (特記すべき項目) 戻り値 例 注意 動作確認 チェックボックスにしたい WindowsModelSim ModelSim 関連項目 リンクを張る link_pdfプラグインはご利用いただけなくなりました。 -
  • 言語/verilog/Tips/動的なメモリの確保
    動的なメモリの確保概要 動作確認 宣言 サイズの変更 サイズの取得 メモリの開放 動的なメモリの確保 概要 SystemVerilogから、動的にサイズを変更できる配列型が追加されました。 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 宣言 括弧のみで宣言します。 この状態では、メモリの確保を行っていません。 int data[];   サイズの変更 100個の配列を確保 data = new[100];   5個の配列を追加して確保 data = new[data.size+5];   サイズの取得 未確認。 $display(&qu...
  • アプリケーション
    FreeMindWEB上で表示LogoShaderModelSimNiosII Eclipse Platform__template__ 名前
  • 言語/verilog/リファレンス/システム関数/$readmemh
    $(関数名) 書式 説明 (特記すべき項目) 戻り値 例 cat hoge.hex 3D_21_44_49 4D_21_54_44 6D_21_66_92 8D_21_40_99 5D_21_44_22 8D_21_24_29 8D_21_24_88 5D_21_30_89 6D_23_04_99 3D_23_49_90 cat readmemh.sv program test(); initial begin bit[31 0] RomFile [0 9]; $readmemh("hoge.hex", RomFile); for(int i=0;i 10;i++)begin $display("RomFile[%0d]=0x% 016x",i...
  • 言語/verilog/Tips/Ruby VPI
    Ruby VPI Ruby VPI 公式HP：http //snk.tuxfamily.org/lib/ruby-vpi/ ユーザーズガイド（和訳） verilogとrubyを接続 ということは、基本リファレンスモデルなど、検証に使う せっかくのオブジェクト指向言語なので、フリーなVMMという視点で見るのはどうか? トランザクタとかそういう感じでGo？ チャネルも…？ ガベージコレクションをやらなくていいので、C/C++より楽そう。 正規表現使えるのもうれしい 別にCのVPI（→リファレンスモデル)が混在しててもいいのかな テストシナリオの半自動生成も夢じゃないかも。 time = S_vpi_time.new time.type = VpiSimTime time.low = 0 time.high = 0   value...
  • 言語/verilog/Tips/動的なメモリの確保時、同時に値をコピー
    動的なメモリの確保時、同時に値をコピー概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 動的なメモリの確保時、同時に値をコピー 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end   (実行結果1) ソースコード ファイル1 (verilogソースコード1)   (概要を記述予定) ファイル2 (verilogソースコード2)   (...
  • 言語/verilog/Tips/テキストログのカラー表示
    テキストログのカラー表示概要 動作確認 テストコード テキストログのカラー表示 概要 エスケープシーケンスを使ってカラー表示などを行います。 言語よりも環境やOSに依存すると思います。 エスケープシーケンスの詳細については$displayを参照。 動作確認 ツール バージョン 結果 ncverilog 06.11-s004 OK VCS-MX OK ModelSim 未確認 ターミナルはktermを使用。 テストコード 文字を下線、赤色で表示。 module test; initial begin $display("%s[4munder line%s[0m",8 h1b,8 h1b); $display("%s[31mcolor=...
  • 言語/verilog/Tips/VCSから波形ファイルを出力する
    VCSから波形ファイルを出力する概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 VCSから波形ファイルを出力する 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end   (実行結果1) ソースコード ファイル1 ///////////////////////////////////// // 波形出力 /...
  • 言語/verilog/Tips/非同期乗換え1
    非同期乗換え1概要 動作確認 テストコード ソースコード 非同期乗換え1 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 ncverilog 未確認 VCS-MX 未確認 ModelSim 未確認 テストコード (記述予定) initial begin wait(CHECK_START);  DAT1 = 0; repeat (100)begin @(posedge CLK1); DAT1 = $random; end  repeat(10)@(posedge CLK1);  $display(""); ...
  • 言語/verilog/バグ事例/__template__
    (タイトル)概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 (タイトル) 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end   (実行結果1) ソースコード ファイル1 (verilogソースコード1)   (概要を記述予定) ファイル2 (verilogソースコード2)   (...
  • 言語/verilog/Tips/__template__
    (タイトル)概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 (タイトル) 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end   (実行結果1) ソースコード ファイル1 (verilogソースコード1)   (概要を記述予定) ファイル2 (verilogソースコード2)   (...
  • 言語/verilog/Tips/列挙型(enum)でループ
    (タイトル)概要 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 (タイトル) 概要 (詳細記述予定) 動作確認 ツール バージョン 結果 NC-Verilog 未確認 VCS-MX 未確認 ModelSim 未確認 Cver 未確認 テストコード （概要を記述予定） （実行方法を記述予定） パタン１ (パタン内容を記述予定) initial begin //verilogテストパタン1 end   (実行結果1) ソースコード ファイル1 (verilogソースコード1)   (概要を記述予定) ファイル2 (verilogソースコード2)   (概要を記述予定) 列挙型を定義します。 ...
  • 言語/verilog/Tips/$randomの罠
    $randomの罠概要 動作確認 テストコードcase defaultの発生 case -1の追加 $randomの罠 概要 テストシナリオを作成する時に、$randomを活用する。 で、はまりました。 動作確認 ツール バージョン 結果 NC-Verilog NCV_IUS6.11_s004 ○ VCS-MX VCS_2005.06-SP2 ○ ModelSim 未確認 Cver GPLCVER_2.12a of 05/16/07 ○ テストコード ランダム値を2で割って、そのあまりをcase文に使う。 case defaultの発生 module test;   initial begin repeat(10)begin case($rando...
  • アプリケーション/LogoShader
    概要 立体ロゴを作成するツール 作品 blankimgプラグインエラー：ご指定のファイルがありません。アップロード済みのファイルを指定してください。 blankimgプラグインエラー：ご指定のファイルがありません。アップロード済みのファイルを指定してください。 morilab.ls m_labo.zip @wiki.ls 3.zip 基本情報 公式HP http //homepage2.nifty.com/pyonpyonpyopyon/index.html サポートHP 1.84 (2008/11/25) OS XP,Vista コスト フリー 日本語 ＯＫ 動作 軽い バージョン情報 関連ツール TIPS インストール履歴 パソコン 日付 バージョン D4 2008/11/26 V1.84 FM-V 2008/11/26...
  • プラグイン/動画(Youtube)
    動画(youtube) @wikiのwikiモードでは #video(動画のURL) と入力することで、動画を貼り付けることが出来ます。 詳しくはこちらをご覧ください。 ＝＞http //atwiki.jp/guide/17_209_ja.html また動画のURLはYoutubeのURLをご利用ください。 ＝＞http //www.youtube.com/ たとえば、#video(http //youtube.com/watch?v=kTV1CcS53JQ)と入力すると以下のように表示されます。
  • 言語/verilog/Tips/配列をソートする(クイックソート)
    配列をソートする(クイックソート)概要 動作確認 テストコード ソースコード 配列をソートする(クイックソート) 概要 クイックソートのサンプルです。 アレイサイズ等、可変への対応を特にしていません。 実際に使用する場合はもうすこし作りこむ必要あり。 taskのautomaticについて これがないと、再帰呼び出しが正常にうごきません。 C言語などは、関数は呼ばれるたびにローカル変数を別に生成しますが、verilogは標準だとそうではありません。 実体は１つ、というイメージでしょうか。ハードウェア言語らしいといえばらしいですが・・・ automaticをつけることで、呼ばれるたびに実体を生成するようになる模様。 動作確認 ツール バージョン 結果 ncverilog 06.11-s004 OK VCS-MX 未確認 ModelSim ...
  • プロジェクト/TFT液晶モジュール(128×128,1.44"）[ZY-FGD1442701V1]
    TFT液晶モジュール(128×128,1.44"）[ZY-FGD1442701V1] 型番 ZY-FGD1442701V1aitendoで900円 128x128のTFT ハードウェアの仕様 DE0ボードのLCDコネクタにあわせこむ とりえあずResetをHigh固定、ReadをLow固定にする。端子たりないんだもん CE,WR,CD,D[7 0]は使う 接続はVDD,GNDいれて13本 (2009/12/1) バックライトは点灯固定で。本当はLCD_BLを使ってPWM制御したいけど4Vちょい出てるし、とりあえずパス。 DE0のVCCが4Vちょいなので、仕方なくレギュレータでドロップ。（アジャストタイプ) 液晶本体は両面テープでの固定。IFは16ピン。 DE0に装着するとこんなかんじ。 本当は透明板の内側にしたかったんだけど、ちょっと厳...
  • sandbox
    The Block Ack Bitmap field is 128 octets in length and is used to indicate the receiving status of up to 64 MSDUs. Bit position n of the Block Ack bitmap, if set to 1, acknowledges receipt of an MPDU with an MPDU sequence control value equal to (Block Ack Starting Sequence Control + n). Bit position n of the Block Ack bitmap, if set to 0, indicates that an MPDU with MPDU sequence control value ...
  • 言語/verilog/Tips/演算の精度
    演算の精度表記精度書式 符号 ビット幅 概要加算、減算 乗算 除算 動作確認 テストコードパタン１ ソースコードファイル1 ファイル2 演算の精度 表記 精度書式 {符号}{整数ビット幅}.{小数ビット幅}で表します。 符号 符号あり・なしを大文字英字1文字で示します。 記号 種類 ビット数 S 符号あり 1 U 符号なし 0 例 ビットアサイン 符号 数字部 S7 [7] [6 0] U5 - [4 0] ビット幅 整数のみの場合はドット以降を省略、或いは「.0」とします。 例 ビットアサイン 符号 整数部 小数部 S2.5 [7] [6 5] [4 0] U2.6 - [7 6] [5 0] U8.0 - [7 0] - 概要 加算、減算 {m1}±{m2} = {max(m1,m2)+1} {m1.n1}±{m2...
  • プラグイン
    @wikiにはいくつかの便利なプラグインがあります。 アーカイブ コメント ニュース 動画(Youtube) 編集履歴 関連ブログ これ以外のプラグインについては@wikiガイドをご覧ください = http //atwiki.jp/guide/
  • 言語/verilog/Tips/(ネタ帳)
    (ネタ帳) (ネタ帳) モジュールの切り分け 外部端子 同期設計の理由 非同期のポイント FFの書き方(PG流) always-caseとassign-? レーシング メタステーブル STA ステートマシンムーア ミーリ LINT コードカバレッジ 機能カバレッジ taskとfunction fork join 回路例 名前 ...
  • @wiki全体から「inside」で調べる

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