http://w.atwiki.jp/s1100172/ 205-E ja 2005-11-24T17:57:31+09:00 1132822651 https://w.atwiki.jp/s1100172/pages/16.html -[[altera>http://www.altera.co.jp/]] -[[xilinx>http://www.xilinx.co.jp]] 2005-11-24T17:57:31+09:00 1132822651 https://w.atwiki.jp/s1100172/pages/15.html **信号の片方の遷移のみで制御 **利点（[[二相式>二相式]]に比べ） -設計が容易 -回路規模が小さい **欠点 -制御オーバーヘッドが大きい 2005-11-24T17:52:53+09:00 1132822373 https://w.atwiki.jp/s1100172/pages/14.html **制御プロトコルの１つ **信号の立ち上がり/立ち下がり遷移両方を制御に利用 **利点 -制御オーバーヘッドが小さい **欠点 -回路規模が大きい 2005-11-24T17:50:37+09:00 1132822237 https://w.atwiki.jp/s1100172/pages/13.html **1bitのデータを２本の信号線で表す **2N+1の信号線 -Nbitデータ = 2N本の信号線 -応答信号 **要求信号 -演算の終了を検知する完了検出器より生成 -論理０の発生（到着） (0, 0) -> (0, 1) -論理１の発生 (到着) (0, 0) -> (1, 0) *二線方式の特徴 **有効（入力）データの間には必ずスペーサが入る **各ゲートは単調変化（入力に対し１度しか変化しない） -ハザードがない **利点 -入力データによって演算時間が変わる（平均遅延動作） -環境変動に耐性がある **欠点 -オーバーヘッドが大きい（通常の回路の２倍の回路規模） 2005-11-24T17:47:04+09:00 1132822024 https://w.atwiki.jp/s1100172/pages/12.html **N+2の信号線 -Nbitデータ　=　N本の信号線 -要求、応答信号 **要求信号に組み合わせ回路の最大遅延分の遅延素子をのせてタイミングを保証 **束データ方式の特徴 -同期式回路における組み合わせ回路と同じ →違いは制御信号生成部分のみ -遅延素子はinverter chainなどから作成 -速度は組み合わせ回路の最大遅延時間 ・固定[[遅延モデル]] 2005-11-24T17:36:23+09:00 1132821383 https://w.atwiki.jp/s1100172/pages/11.html *Unbounded delay model + I/O mode **Delay-insensitive (DI) circuit -任意の配線/ゲート遅延の下、正しく動作 -決められた部品でのみ実現可 ・バッファ、インバータ、C素子の組み合わせ ・マクロモジュール **Quasi-delay-insensitive (QDI) circuit -分岐された配線の配線遅延は同じ **Speed-independent (SI) circuit -任意のゲート遅延の下、正しく動作（配線遅延は無視できるほど小さいと仮定） -基本的なゲートで実現可 *Bounded delay model **Timed circuits -配線、ゲート遅延ともに上限値、下限値が存在 -Unbounded delay modelよりcost performanceのよい回路が得られる（遅延の値が分かっているため） -I/O mode, fundamental modeのどちらでも実現可 *Fundamental mode **Burst-mode machine -任意のゲート遅延の下、正しく動作 2005-11-24T17:30:52+09:00 1132821052 https://w.atwiki.jp/s1100172/pages/10.html *回路内部の動作に対する仮定 -ゲートと配線に対する遅延仮定（[[遅延モデル>遅延モデル]]) -外部環境に対する仮定 **Fundamental mode (Huffman回路、burst-mode マシン) -出力のすべてが安定したら、次の入力が来る→FSMと同じ **Input/Output mode (Muller回路） -個々の出力に応じて、次の入力が来る 2005-11-24T17:19:45+09:00 1132820385 https://w.atwiki.jp/s1100172/pages/9.html *回路部品（ゲート、配線）の遅延に対する仮定 **Fixed delay model ゲート、配線遅延は固定 **Bounded delay model ゲート、配線遅延は、ある与えられたintervalの任意の値 **Unbounded delay model ゲート、配線遅延は、任意の有限の値 2005-11-24T17:12:51+09:00 1132819971 https://w.atwiki.jp/s1100172/pages/8.html Integrated Software Environmentの略でxilinxで作られたソフトウェア。 [[FPGA>FPGA]]および、[[CPLD>CPLD]]デバイスを設計するための総合デザイン開発環境（設計、合成、インプリメンテーション） 2005-11-24T17:05:52+09:00 1132819552 https://w.atwiki.jp/s1100172/pages/7.html Complex Programmable Logic Deviceの略 論理ブロックをプログラム可能なスイッチマトリックスで接続することにより、回路を作成するPLD。高速で、タイミング予測が容易だが、[[FPGA>FPGA]]デバイスより消費電力が大きい。 #ref(cpld.jpg) 2005-11-24T17:08:47+09:00 1132819727