http://w.atwiki.jp/verilog/ my-memo ja 2007-10-05T18:17:55+09:00 1191575875 https://w.atwiki.jp/verilog/pages/10.html &size(small) *DB設定方法 **Linux **Mysql -[[PerlからMysqlのデータベースに接続]] -[[root権限なしでのMysql使用方法]] **Psql -[[Perlからpsqlのデータベースに接続]] -[[root権限なしでのpsql実行方法]] -[[psqlコマンド]] *Unix-Linuxコマンドメモ -[[.rhosts]] -[[path]] -[[1行perl]] -[[cvs]] -[[tcl]] *HDL -[[RTL-Compilerメモ書き]] -[[Synopsys-DesignCompilerメモ書き]] -[[modelsimメモ書き]] -[[STAメモ]] *リンク -[[リンク]] 2007-10-05T18:17:55+09:00 1191575875 https://w.atwiki.jp/verilog/pages/24.html -クロック宣言 create_clock -name CLKA -period 10 -waveform { 0 6 } CLKA ポートCLKAにCLKAという名前で1サイクル10ns立ち上がり0ns, 立下りが6nsのクロックを生成 create_clock -name CK_B -period 20 -waveform { 0 10 } CLKB ポートCLKBにCK_Bという名前で1サイクル20ns立ち上がり0ns, 立下りが10nsのクロックを生成 set_propagated_clock [all_clocks] 上で定義したCLKA, CK_Bはクロックスキュー(CLKAとCK_Bのクロッ クピンにおける位相差)がない理想クロックの状態だが set_propagated_clockにより実際のクロック遅延が加わる。 set_clock_uncertaity ---- [[トップページ]] 2007-10-05T18:15:21+09:00 1191575721 https://w.atwiki.jp/verilog/pages/23.html **コンパイル + シミュレーション vcom RTLファイル vsim TOPモジュール ... **ライブラリ作成 * ライブラリNEWLIBを作成してパッケージPAC_AをNEWLIBに登録。 vlib NEWLIB vmap NEWLIB NEWLIB vcom パッケージのファイル名 -work NEWLIB ---- [[トップページ]] 2007-08-31T11:28:17+09:00 1188527297 https://w.atwiki.jp/verilog/pages/18.html *バージョン管理ソフト cvs **初期設定 -環境変数の設定 #.cshrc setenv CVSROOT $HOME/CVS_DB setenv CVSEDITOR "/usr/bin/vim" -リポジトリ作成 cd mkdir CVS_DB cvs init **使用方法 -プロジェクトの登録 cd [プロジェクトのあるディレクトリ] cvs import project1 vox start -以下のコメントを編集。 CVS: ---------------------------------------------------------------------- CVS: Enter Log. Lines beginning with `CVS:' are removed automatically CVS: CVS: ---------------------------------------------------------------------- -無視するファイル指定 cvs import -m "Imported musi.pm" project1 vox start cvs import -I *.pl project1 (拡張子.plのファイルを無視) -プロジェクトの呼び出し cvs checkout -d project1 project1 -修正バージョンの登録 ファイルの先頭に以下を追加。 /* * $Log: $ */ ↑の他には以下がある。 $Revision:$ ... リビジョン $Date:$ ... 最終コミットの日付 $Id:$ ... ファイル名、リビジョン、日付、作者 以下のコマンドで登録 cvs commit -モジュール開放 & ディレクトリ削除 cvs release -d -バージョン確認 cvs status -ログ確認 cvs log filename -最新バージョンに更新 cvs update -プロジェクトと情報確認 cvs checkout -p project1 |& less バージョン 1.1 のファイルを確認するには以下。 cvs checkout -r 1.1 -p project1 |& less -任意のバージョンに戻す。 cvs checkout -r 1.1 project1 -任意のファイルを任意のバージョンに戻す。 file1.c だけ バージョン 1.3 を呼び出すには、次のようにします。 mv file1.c file1.c.bak cvs update -p -r 1.3 file1.c > file1.c -ファイル追加 cvs add newfile.c cvs commit newfile.c cvs add -kb binary_file (バイナリファイル) -ファイルを削除 cvs remove -f file1.c cvs commit -ファイル名変更 mv OLD NEW cvs remove OLD cvs add NEW cvs commit OLD NEW -export cvs export -D 20070827 PROJECT1 (20070827は日付、PROJECT1はプロジェクト名) ---- [[トップページ]] 2007-08-28T11:55:01+09:00 1188269701 https://w.atwiki.jp/verilog/pages/22.html **RTL読み込み～合成 read -f verilog -rtl {TOP.v TEST1.v TEST2.v } current_design TOP link compile write -f verilog -h -o TOP_gate.v quit *下位モジュールを#()で呼び出しているとき analyze -f verilog {TOP.v TEST1.v TEST2.v} elaborate TOP link compile write -f verilog -h -o TOP_gate.v quit **接続 create_cell [インスタンス名] [セル名] create_net [wire名] connect_net [wire名] [接続するpin, port] disconnect_net [wire名] [接続を切り離すpin, port] (例) **remove_design read -f verilog -netlist TOP_gate.v /* ファイルがネットリストのときは-netlist指定 */ current_design TOP remove_design -h TEST1 /* TEST1階層以下全てを削除 */ remove_design TEST2 /* TEST2階層のみ削除 */ ---- [[トップページ]] 2007-08-23T13:55:14+09:00 1187844914 https://w.atwiki.jp/verilog/pages/20.html **新しいインスタンスを追加、接続。 ### セル BUF_1、インスタンス名 inst1 をTOPモジュールに追加。 edit_netlist new_instance -name "inst1" BUF_1 TOP ### セル MUX_1、インスタンス名 inst2 をTOPモジュールに追加。 edit_netlist new_instance -name "inst2" MUX_1 TOP edit_netlist connect inst1/A inst2/Z **mux記述のRTLに対して複合セルではなくmuxで合成を行う。 ### スクリプトの頭の方に以下を追加。 set hdl_case_bmux 1 set hdl_binary_mux_threshold 0 ### elaborate後に以下を追加。 ### muxに合成したいモジュールを指定。 set mux_module_list " \ module1 \ module2 \ " foreach mux_module_list $mux_module_list { puts ${mux_module_list} edit_netlist dedicate_subdesign [find / -inst ${mux_module_list} ] set_attr map_to_mux true [find / -inst ${mux_module_list}/mux* ] } ---- [[トップページ]] 2007-08-16T13:18:33+09:00 1187237913 https://w.atwiki.jp/verilog/pages/21.html **foreach #!/usr/bin/tcl set list { watasi ha tensai } foreach list_val $list { puts $list_val } **while #!/usr/bin/tcl set x 1 while {$x <= 5} { puts $x incr x } **for for {set i 0} { $i < 10 } {incr i } { puts $i } for {set j 9} { $j >= 0 } {incr i -1} { puts $j } ---- [[トップページ]] 2007-08-16T11:52:02+09:00 1187232722 https://w.atwiki.jp/verilog/pages/14.html *.rhosts $HOMEディレクトリに.rhostsファイルを作ります。 rloginコマンド使用時にパスワードなしでログインを許可する ログイン元ホスト ユーザ名 を書き込みます。 # filename : .rhosts hostname1 user1 hostname2 user1 hostname3 user1 んでrloginでログインします。 .rhostsを上のように記述したときの例を示します。 ・パスワードなしでログインできる例。 user1@hostname1> rlogin hostname2 (これはパスワード入力なしでログイン可) user1@hostname3> rlogin hostname4 (これもログイン元ホストがhostname3なのでパスワード入力なしでログイン可) ・パスワードを求められる例。 user1@hostname4> rlogin hostname1 (ログイン元ホストhostname4が.rhostsに記述されていない) user2@hostname1> rlogin hostname1 -l user1 (user2からのログインを許可するように.rhostsに記述されていない) ---- #right(){[[topへ>トップページ]]} 2007-08-16T11:28:54+09:00 1187231334 https://w.atwiki.jp/verilog/pages/19.html #!/usr/bin/perl use Pg; # DATABASEへの接続を開始 # USERNAME, DBNAME, PASSWORDを編集してください。 $conn = Pg::connectdb("user=USERNAME dbname=DBNAME password=PASSWORD"); # SELECT文を編集してください。 $sql = "select * from TABLENAME"; # コマンドの引渡し $result = $conn->exec($sql); # 行、列の値を取得。 $row = $result->ntuples; $field = $result->nfields; for my $i( 0..($row-1) ) { for my $j( 0..($field-1) ) { print $result->getvalue($i, $j), "\t|\t" ; } print "\n"; } ---- [[トップページ]] 2007-08-16T10:31:08+09:00 1187227868 https://w.atwiki.jp/verilog/pages/17.html [[セキュリティ用語>http://www.axio.co.jp/yogo/security/index.html]] [[ネットワーク用語>http://sv.nichibun.net/yogo/net_dic.html]] ---- [[トップページ]] 2007-08-16T10:29:53+09:00 1187227793