言語/verilog/Tips/VMM RALを使う - MoriLab.

VMM RALを使う

概要

(詳細記述予定)

動作確認

ツール	バージョン	結果
NC-Verilog		未確認
VCS-MX		未確認
ModelSim		未確認
Cver		未確認

SystemVerilogファイルの作成

ralgenを使います。

%>ralgen -t (トップとするシステム名) (RALファイル.ralf) > (出力ファイル.sv)

（確かこれでよかった筈)

ソースコード

xxx_top.ralf

block input_selector {
  bytes 1;
  register  addr_in_sel {
    field in_sel {
      bits  1;
      reset 1;
      constraint c {
      }
    }
  }
}
 
system xxx_reg {
  bytes 1;
  block input_selector     @’h000;
};
 
memory xxx_ram {
  size 8192;
  bits 40;
}
 
block xxx_ram {
  bytes 5;
  memory ram0;
}
 
system xxx_top {
  bytes 1;
  system xxx_reg @’h0000;
  block  xxx_ram @’h8000;
}
 

階層構造は以下の縛りあり。

• system
  • system
  • block

• block
  • memory
  • register

• register
  • field

• field
  • bits
  • reset
  • constraint

• ralgenはけっこう出来が悪い(、、、。)です。
• とりあえずコンパイル通らなかったら、字句と字句の間にスペースをいれるとよいです。特にインスタンス名と括弧の間とか…
• constantは特に制約がなくても記述する必要があり。書かないとrandにならない。確か。
• .randomize()やforeachなど、blockやsystem単位でもできるのでフラットにせず、ある程度block等でグルーピングするとテストパタン作成時に楽をできる可能性があります。

ファイル2

(verilogソースコード2)
 

(概要を記述予定)

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