言語/verilog/Tips/汎用遅延素子 - MoriLab.

汎用遅延素子

概要

(詳細記述予定)

動作確認

ツール	バージョン	結果
NC-Verilog		未確認
VCS-MX		未確認
ModelSim		未確認
Cver		未確認

テストコード

（概要を記述予定）
（実行方法を記述予定）

パタン１

(パタン内容を記述予定)

initial begin
  //verilogテストパタン1
end
 

(実行結果1)

ソースコード

---

ファイル1

module delay_ctrl_en (
   CLK   ,
   i_DATA,
   i_EN  ,
   o_DATA
  );
 
//////////////////////////////////////////////////////
// Parameter 
   parameter P_DT  =  1;    // Data bit width
   parameter P_DLY =  1;    // Total delay value
 
//////////////////////////////////////////////////////
// Port 
   input               CLK   ;
   input  [P_DT-1:0]   i_DATA;
   input               i_EN  ;
   output [P_DT-1:0]   o_DATA;
 
//////////////////////////////////////////////////////
// Register 
   reg    [P_DT-1:0]   delay_buff[P_DLY-1:0];
 
//////////////////////////////////////////////////////
// Wire   
 
//////////////////////////////////////////////////////
// Function 
   integer i;
   always@( posedge CLK ) begin
      if ( i_EN ) begin
         delay_buff[0] <= i_DATA;
         for(i=1;i<= (P_DLY-1);i=i+1) begin
            delay_buff[i] <= delay_buff[i-1];
         end
      end
   end
   assign o_DATA = delay_buff[P_DLY-1];
 
endmodule
 
 

(概要を記述予定)

---

ファイル2

(verilogソースコード2)
 

(概要を記述予定)

---

---

Top > 言語 > verilog > Tips > 汎用遅延素子

link_pdfプラグインはご利用いただけなくなりました。

-

---