logic design - no name wiki

お勉強メモです。

論理設計

• レジスタの記述方法
  • velirogでベタに⇔真理値表，レジスタごとに
  • 全てのレジスタを並列に⇔アドレスごとに区別
    • アドレスごとに入り組んだ処理をしないほうがデバックしやすい
    • ドキュメントと比較しやすく(信号名，アクセスアドレス等)
    • 入出力信号
    • 大雑把には，
      • address decord系
      • read系
      • write系
      • reset系
      • error系
      • か?
  • 複数の関係するFPGA（伝送系等）がある場合、レジスタのアドレスと名前を統一しておいたほうが、デバッグしやすい
    • Ver
    • カウンタ
    • エラー情報
  • 同じものと違うものをわかりやすく分ける。

• 信号の極性，名前のつけ方
  • FPGA内では，正論理に統一
    • 負論理の外部入力信号は入力pin⇒FF⇒反転⇒内部信号
    • 負論理の外部出力信号は内部信号⇒FF⇒反転⇒出力pin

• ???
  • いかにシンプルにつくれるかが大切？
  • 直感的にわかりやすい名前
  • 統一性
  • テキスト処理(grep等)するときに、効率のよい書き方がよいかも。
    • FPGAの論理の中でも、複数のFPGA間でも、共通部分は共通に。