集積回路（前・N先生） - S科編入生wiki

主にVerilogの授業。
講義の前半はVerilogの文法で、後半はVerilogでMIPSのプロセッサを設計しよう、的な話。
試験はなく、期末レポートで成績がつく。
講義時間内に提出しなければならない課題が毎回でるので、実質出欠あり。

人によって差の付きやすい科目で、Verilogができる人にはなんてことのないだが、Verilogが理解出来ない人にはどうしようもないくらい難しい。

レポートで成績をつける授業、と思って甘く見ていると単位を落とす。