Synopsys-DesignCompilerメモ書き

RTL読み込み～合成

read -f verilog -rtl {TOP.v TEST1.v TEST2.v }
current_design TOP
link
compile
write -f verilog -h -o TOP_gate.v
quit

*下位モジュールを#()で呼び出しているとき

analyze -f verilog {TOP.v TEST1.v TEST2.v}
elaborate TOP
link
compile
write -f verilog -h -o TOP_gate.v
quit

接続

create_cell [インスタンス名] [セル名]
create_net  [wire名]
connect_net [wire名] [接続するpin, port]
disconnect_net [wire名] [接続を切り離すpin, port]
(例)

remove_design

read -f verilog -netlist TOP_gate.v 
/* ファイルがネットリストのときは-netlist指定 */
current_design TOP
remove_design -h TEST1
/*  TEST1階層以下全てを削除 */
remove_design  TEST2
/*  TEST2階層のみ削除 */

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