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coregen - (2005/11/13 (日) 18:36:20) のソース
Create new projectを選択<br> <br> ウィンドウが立ち上がるので<br> <br> 各種設定を行なう<br> <br> 1) Part<br> <br> Select the Part for the Project:<br> <br> <br> Family | Virtex2P<br> Device | xc2vp7<br> Package | fg456<br> Speed Grade | -5<br> <br> 2) Generation<br> <br> Flow<br> Design Entry | Verilog<br> <br> Flow Settings<br> Vendor | ISE<br> <br> Preferred Implementation Files<br> EDIF Netlist<br> <br> Simulation Files<br> Behavioral<br> <br> 3) Advanced<br> <br> 特にチェックいれない<br> <br> <br> <br> <br> 以上の設定をしたらOKを押す<br> <br> <br> Xilinx CORE Generator ウィンドウの左のFunction<br> <br> <br> での<br> <br> Memories&Storage Elements -> RAMs&ROMsを選択<br> <br> Single <span class="noexists">ProtBlockMemory をダブルクリック<br> <br> <br> <br> <br> <br> <br></span><br>