coregen - higreen @Wiki

Create new projectを選択

ウィンドウが立ち上がるので

各種設定を行なう

1) Part

　 Select the Part for the Project:


　 Family　 　 |　 Virtex2P
　 Device　 　 |　 xc2vp7
　 Package　　 |　 fg456
　 Speed Grade |　 -5

2) Generation

　 Flow
　　 Design Entry　 | Verilog
　
　 Flow Settings
　　 Vendor　　　　 | ISE
　
　 Preferred Implementation Files
　　 EDIF Netlist

　 Simulation Files
　 Behavioral

3) Advanced

　 特にチェックいれない




以上の設定をしたらOKを押す


Xilinx CORE Generator ウィンドウの左のFunction


での

Memories&Storage Elements -> RAMs&ROMsを選択

Single ProtBlockMemory をダブルクリック