概要
HBM4は、2026年に韓国のSKハイニックスが発表した次世代高帯域幅メモリ規格である。JEDEC固体技術協会によって2025年12月に標準規格として承認され、従来のHBM3E規格の後継として位置づけられている。主にグラフィックスプロセッサやAI演算用アクセラレータ向けに設計されており、データ転送速度の向上と消費電力効率の改善を主な特徴とする。
HBM4は、1ピンあたり最大6.4Gbpsのデータ転送速度を実現し、16層スタック構成において最大1.6TB/sの帯域幅を提供する。パッケージ寸法は従来のHBM3Eと互換性を保ちながら、新たなシグナリング技術の採用により性能向上を達成している。
開発の経緯
HBM4の開発は、2023年後半からJEDEC内のワーキンググループで本格的に議論が開始された。当時、AI学習用途での大規模言語モデルの急速な拡大により、既存のHBM3E規格では帯域幅とメモリ容量の両面で将来的な需要を満たせないという認識が業界内で共有されていた。
特に、NVIDIAやAMDといったGPUメーカー各社は、2024年度の技術ロードマップにおいて、2026年以降に投入予定の次世代製品で必要となるメモリ性能要件を明確化していた。これを受け、SKハイニックス、サムスン電子、マイクロン・テクノロジーの3社が中心となり、新規格の策定作業が進められた。
開発プロジェクトの技術責任者を務めたSKハイニックスのパク・ジュンホ博士は、2024年3月の業界カンファレンスにおいて、PHY層の改良と新しいエラー訂正技術の導入が開発の焦点であると述べている。同年8月には試作品が完成し、複数のパートナー企業での検証作業が開始された。
JEDEC標準としての最終承認は2025年12月に行われ、翌2026年2月にSKハイニックスが量産開始を発表した。同年5月には、サムスン電子も独自の製造プロセスによるHBM4製品の出荷を開始している。
技術仕様
HBM4は、従来のHBM3Eと同様にTSV(Through-Silicon Via)技術を用いた3次元積層構造を採用している。ただし、TSVの直径を従来の5マイクロメートルから4マイクロメートルに縮小することで、チップ面積あたりの配線効率が向上している。
データ転送速度は、1ピンあたり6.4Gbpsを標準とし、オーバークロック仕様では7.2Gbpsまで対応する。これは、PAM4(4-level Pulse Amplitude Modulation)シグナリング技術の最適化と、受信側イコライザの改良により実現された。HBM3Eの最高速度が5.6Gbpsであったことから、約14パーセントの性能向上となる。
1スタックあたりのメモリ容量は、16層構成で最大48GBまで拡張可能である。各層のダイ容量は3GBで、これは12nm級のDRAM製造プロセスを用いることで実現されている。なお、コスト重視の製品では12層構成(36GB)または8層構成(24GB)の構成も提供される。
動作電圧は1.1Vに設定されており、HBM3Eの1.1Vから変更はない。ただし、内部電源管理回路の効率化により、同一性能下での消費電力はHBM3Eと比較して約8パーセント削減されている。
インターフェース幅は1024ビットを維持し、8チャンネル構成(各チャンネル128ビット)を採用する。エラー訂正機能として、従来のECCに加え、リンクレベルでのエラー検出・再送機構が標準で組み込まれている。
製造と供給
HBM4の製造には、極めて高度な半導体製造技術が必要とされる。メモリダイの製造には12nm級のDRAMプロセスが用いられ、これは業界で最先端のDRAM技術に相当する。積層工程では、ダイ同士を接続するマイクロバンプの形成精度が重要となり、±1マイクロメートル以内の位置精度が求められる。
2026年時点で、量産体制を確立しているのはSKハイニックスとサムスン電子の2社である。SKハイニックスは韓国の利川工場において月産約200万個の生産能力を有し、主要顧客であるNVIDIA向けに優先的に供給している。サムスン電子は平澤工場で月産150万個規模の生産を行っており、AMDおよびインテル向けの供給を担当している。
マイクロン・テクノロジーは、2026年末からの量産開始を目指して準備を進めているが、TSV形成技術の歩留まり向上に課題を抱えており、本格的な市場投入は2027年前半になる見通しである。
製造コストは、16層構成の製品で1個あたり約400ドルと推定されている。これはHBM3E製品の約1.2倍に相当し、高度な製造プロセスと低い初期歩留まりが要因となっている。
採用製品
HBM4を最初に採用した製品は、NVIDIAが2026年8月に発表したBlackwell Ultraアーキテクチャベースのデータセンター向けGPUである。同製品には、6個のHBM4スタックが搭載され、総メモリ容量288GB、総帯域幅9.6TB/sという仕様となっている。
AMDは2026年11月に、次世代のInstinct MI400シリーズにHBM4を採用することを発表した。同製品では8個のHBM4スタックを搭載し、総帯域幅12.8TB/sを実現する計画である。
ゲーミングGPU分野では、コストの制約から当面はHBM3Eが主流であり、HBM4の採用は2027年後半以降の超高価格帯製品に限定される見通しである。
インテルは、2027年前半に投入予定のPonte Vecchio後継製品にHBM4を採用する方針を示しているが、具体的な製品仕様は2026年末時点では公表されていない。
中国のハイテク企業も、独自開発のAIチップにHBM4の採用を計画しているが、米国の輸出規制により調達には制約がある状況が続いている。
今後の展望
HBM4は、2026年から2028年頃までのハイエンドコンピューティング市場において主要なメモリ規格となると予想されている。特に、大規模言語モデルの学習や推論処理において、高帯域幅と大容量の両立が求められる用途では、事実上の標準となる可能性が高い。
一方で、製造コストの高さから、中価格帯以下の製品への普及には時間を要すると見られている。JEDEC内では、すでにHBM4の次世代規格となるHBM5の議論が2026年初頭から開始されており、2028年頃の標準化を目指している。HBM5では、1ピンあたり8Gbps以上のデータ転送速度と、24層以上の積層技術が検討されている。
市場調査会社のTrendForceは、HBM4の市場規模が2027年に約80億ドル、2028年には120億ドルに達すると予測している。ただし、この成長は半導体市場全体の需要動向やAI関連投資の推移に大きく依存するとも指摘されている。
HBM4は、2026年に韓国のSKハイニックスが発表した次世代高帯域幅メモリ規格である。JEDEC固体技術協会によって2025年12月に標準規格として承認され、従来のHBM3E規格の後継として位置づけられている。主にグラフィックスプロセッサやAI演算用アクセラレータ向けに設計されており、データ転送速度の向上と消費電力効率の改善を主な特徴とする。
HBM4は、1ピンあたり最大6.4Gbpsのデータ転送速度を実現し、16層スタック構成において最大1.6TB/sの帯域幅を提供する。パッケージ寸法は従来のHBM3Eと互換性を保ちながら、新たなシグナリング技術の採用により性能向上を達成している。
開発の経緯
HBM4の開発は、2023年後半からJEDEC内のワーキンググループで本格的に議論が開始された。当時、AI学習用途での大規模言語モデルの急速な拡大により、既存のHBM3E規格では帯域幅とメモリ容量の両面で将来的な需要を満たせないという認識が業界内で共有されていた。
特に、NVIDIAやAMDといったGPUメーカー各社は、2024年度の技術ロードマップにおいて、2026年以降に投入予定の次世代製品で必要となるメモリ性能要件を明確化していた。これを受け、SKハイニックス、サムスン電子、マイクロン・テクノロジーの3社が中心となり、新規格の策定作業が進められた。
開発プロジェクトの技術責任者を務めたSKハイニックスのパク・ジュンホ博士は、2024年3月の業界カンファレンスにおいて、PHY層の改良と新しいエラー訂正技術の導入が開発の焦点であると述べている。同年8月には試作品が完成し、複数のパートナー企業での検証作業が開始された。
JEDEC標準としての最終承認は2025年12月に行われ、翌2026年2月にSKハイニックスが量産開始を発表した。同年5月には、サムスン電子も独自の製造プロセスによるHBM4製品の出荷を開始している。
技術仕様
HBM4は、従来のHBM3Eと同様にTSV(Through-Silicon Via)技術を用いた3次元積層構造を採用している。ただし、TSVの直径を従来の5マイクロメートルから4マイクロメートルに縮小することで、チップ面積あたりの配線効率が向上している。
データ転送速度は、1ピンあたり6.4Gbpsを標準とし、オーバークロック仕様では7.2Gbpsまで対応する。これは、PAM4(4-level Pulse Amplitude Modulation)シグナリング技術の最適化と、受信側イコライザの改良により実現された。HBM3Eの最高速度が5.6Gbpsであったことから、約14パーセントの性能向上となる。
1スタックあたりのメモリ容量は、16層構成で最大48GBまで拡張可能である。各層のダイ容量は3GBで、これは12nm級のDRAM製造プロセスを用いることで実現されている。なお、コスト重視の製品では12層構成(36GB)または8層構成(24GB)の構成も提供される。
動作電圧は1.1Vに設定されており、HBM3Eの1.1Vから変更はない。ただし、内部電源管理回路の効率化により、同一性能下での消費電力はHBM3Eと比較して約8パーセント削減されている。
インターフェース幅は1024ビットを維持し、8チャンネル構成(各チャンネル128ビット)を採用する。エラー訂正機能として、従来のECCに加え、リンクレベルでのエラー検出・再送機構が標準で組み込まれている。
製造と供給
HBM4の製造には、極めて高度な半導体製造技術が必要とされる。メモリダイの製造には12nm級のDRAMプロセスが用いられ、これは業界で最先端のDRAM技術に相当する。積層工程では、ダイ同士を接続するマイクロバンプの形成精度が重要となり、±1マイクロメートル以内の位置精度が求められる。
2026年時点で、量産体制を確立しているのはSKハイニックスとサムスン電子の2社である。SKハイニックスは韓国の利川工場において月産約200万個の生産能力を有し、主要顧客であるNVIDIA向けに優先的に供給している。サムスン電子は平澤工場で月産150万個規模の生産を行っており、AMDおよびインテル向けの供給を担当している。
マイクロン・テクノロジーは、2026年末からの量産開始を目指して準備を進めているが、TSV形成技術の歩留まり向上に課題を抱えており、本格的な市場投入は2027年前半になる見通しである。
製造コストは、16層構成の製品で1個あたり約400ドルと推定されている。これはHBM3E製品の約1.2倍に相当し、高度な製造プロセスと低い初期歩留まりが要因となっている。
採用製品
HBM4を最初に採用した製品は、NVIDIAが2026年8月に発表したBlackwell Ultraアーキテクチャベースのデータセンター向けGPUである。同製品には、6個のHBM4スタックが搭載され、総メモリ容量288GB、総帯域幅9.6TB/sという仕様となっている。
AMDは2026年11月に、次世代のInstinct MI400シリーズにHBM4を採用することを発表した。同製品では8個のHBM4スタックを搭載し、総帯域幅12.8TB/sを実現する計画である。
ゲーミングGPU分野では、コストの制約から当面はHBM3Eが主流であり、HBM4の採用は2027年後半以降の超高価格帯製品に限定される見通しである。
インテルは、2027年前半に投入予定のPonte Vecchio後継製品にHBM4を採用する方針を示しているが、具体的な製品仕様は2026年末時点では公表されていない。
中国のハイテク企業も、独自開発のAIチップにHBM4の採用を計画しているが、米国の輸出規制により調達には制約がある状況が続いている。
今後の展望
HBM4は、2026年から2028年頃までのハイエンドコンピューティング市場において主要なメモリ規格となると予想されている。特に、大規模言語モデルの学習や推論処理において、高帯域幅と大容量の両立が求められる用途では、事実上の標準となる可能性が高い。
一方で、製造コストの高さから、中価格帯以下の製品への普及には時間を要すると見られている。JEDEC内では、すでにHBM4の次世代規格となるHBM5の議論が2026年初頭から開始されており、2028年頃の標準化を目指している。HBM5では、1ピンあたり8Gbps以上のデータ転送速度と、24層以上の積層技術が検討されている。
市場調査会社のTrendForceは、HBM4の市場規模が2027年に約80億ドル、2028年には120億ドルに達すると予測している。ただし、この成長は半導体市場全体の需要動向やAI関連投資の推移に大きく依存するとも指摘されている。
